지연 고정 루프 기반의 지터 억제 클록 발생기

최영식; 고기영; Young-Shig Cho; Gi-Yeong Ko

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한국정보통신학회 논문지 (Journal of the Korea Institute of Information and Communication Engineering)

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한글제목(Korean Title)	지연 고정 루프 기반의 지터 억제 클록 발생기
영문제목(English Title)	A Jitter Suppressed DLL-Based Clock Generator
저자(Author)	최영식 고기영 Young-Shig Cho Gi-Yeong Ko
원문수록처(Citation)	VOL 21 NO. 07 PP. 1261 ~ 1266 (2017. 07)
한글내용 (Korean Abstract)	지연 시간 전압 분산 변환기 (DVVC) 및 평균 회로 (AC)가 있는 지터 억제 지연 고정 루프 (DLL) 기반 클록 발생기를 제안하였다. 제안한 클록 발생기는 지연고정루프에서 무작위로 발생하는 지터와 회로의 구조에 의해 발생하는 지터를 억제하도록 하였다. 지연 시간 전압 분산 변환기는 각 지연단의 지연 차이를 감지하고 출력 전압을 생성한다. 평균회로는 두개의 연속되는 지연 시간 전압 분산 변환기의 출력 전압을 평균화 한다. 지연 시간 전압 분산 변환기 및 평균 회로는 연속적인 지연단의 지연 시간을 평균화하고 모든 지연단의 지연 시간을 동일하게 만든다. 또한 루프필터 출력 전압의 변동을 줄이기 위해 부궤환 기능으로 효과적인 작동을 하는 스위치가 있는 커패시터가 도입되었다. One-poly six-metal 0.18μm CMOS 공정으로 제작 된 DLL 기반 클록 발생기의 측정 결과는 13.4 ps rms 지터특성을 보여준다.
영문내용 (English Abstract)	A random and systematic jitter suppressed delay locked loop (DLL)-based clock generator with a delay-time voltage variance converter (DVVC) and an averaging circuit (AC) is presented. The DVVC senses the delay variance of each delay stage and generates a voltage. The AC averages the output voltages of two consecutive DVVCs to suppress the systematic and random delay variance of each delay stage in the VCDL. The DVVC and AC averages the delay time of successive delay stages and equalizes the delay time of all delay stages. In addition, a capacitor with a switch working effectively as a negative feedback function is introduced to reduce the variation of the loop filter output voltage. Measurement results of the DLL-based clock generator fabricated in a one-poly six-metal 0.18μm CMOS process shows 13.4-ps rms jitter.
키워드(Keyword)	클록 발생기 지연 고정 루프 평균 회로 지연 시간 전압 분산 변환기 Clock generator Delay locked loop Average circuit Delay variance voltage converter
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