| 한글제목(Korean Title) |
고성능 루프내 필터를 위한 효율적인 SAO 하드웨어 설계 |
| 영문제목(English Title) |
Hardware Design of Efficient SAO for High Performance In-loop filters |
| 저자(Author) |
박승용
류광기
Seungyong Park
Kwangki Ryoo
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| 원문수록처(Citation) |
VOL 21 NO. 02 PP. 0543 ~ 0545 (2017. 10) |
한글내용
(Korean Abstract) |
본 논문에서는 고성능 루프내 필터를 위한 SAO 하드웨어 구조 설계에 대해 기술한다. SAO는 루프내 필터 내부 모듈이며, 블록 단위 영상 압축 및 양자화 등에서 발생하는 정보의 손실을 보상하는 기술이다. 하지만, HEVC의 SAO는 픽셀 단위 연산을 수행하기 때문에 높은 연산 시간을 요구한다. 따라서 본 논문에서 제안하는 SAO 하드웨어 구조는 고속연산을 위해 4x4 블록 연산과 2단 파이프 라인 구조를 기반으로 한다. SAO 연산을 위한 정보생성 및 offset 연산구조는 병렬구조로 설계하여 연산시간을 최소화 하였다. 제안하는 하드웨어 구조는 Verilog HDL로 설계하였으며, TSMC 칩 공정130nm 및 65nm 셀 라이브러리로 합성을 진행하였다. 130nm에서 최대 동작 주파수는 476MHz이고, 전체 게이트 수는 163k이다. 65nm에서 최대 동작 주파수는 312.5MHz이고, 전체 게이트 수는 193.6k이다.
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영문내용
(English Abstract) |
This paper describes the SAO hardware architecture design for high performance in-loop filters. SAO is an inner module of in-loop filter, which compensates for information loss caused by block-based image compression and quantization. However, HEVC's SAO requires a high computation time because it performs pixel-unit operations. Therefore, the SAO hardware architecture proposed in this paper is based on a 4x4 block operation and a 2-stage pipeline structure for high-speed operation. The information generation and offset computation structure for SAO computation is designed in a parallel structure to minimize computation time. The proposed hardware architecture was designed with Verilog HDL and synthesized with TSMC chip process 130nm and 65nm cell library. The proposed hardware design achieved a maximum frequency of 476MHz yielding 163k gates and 312.5MHz yielding 193.6k gates on the 130nm and 65nm processes respectively.
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| 키워드(Keyword) |
HEVC
In-loop filter
Sample Adaptive Offset
SAO
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